КУБИТНЫЕ МОДЕЛИ ОПИСАНИЯ ЦИФРОВЫХ УСТРОЙСТВ
Анотація
Предлагается облачный сервис QuaSim для моделирования и верификации цифровых систем, основанный на транзакциях между адресуемыми компонентами памяти для реализации любой функциональности. Описывается новый подход к синтезу и анализу цифровых систем, использующий векторную форму (квант) задания комбинационных и последовательностных структур для их имплементации в элементы памяти, что существенно отличается от общепринятой теории проектирования дискретных устройств на основе таблиц истинности компонентов. Используются квантовые или кубитные структуры данных [1-5] для реализации вычислительных процессов в целях повышения быстродействия анализа цифровых систем и уменьшения объемов памяти на основе унарного кодирования состояний входных, внутренних и выходных переменных и имплементации кубитных векторов в элементы памяти FPGA, реализующих комбинационные и последовательностные примитивы.
Посилання
Metodi T., Chong F. Quantum Computing for Computer Architects. Synthesis Lectures on Computer Architecture. Morgan & Claypool. 2006. 154 p.
Stenholm Stig, Kalle-Antti Suominen. Quantum approach to informatics. John Wiley & Sons, Inc. 2005. 249p.
Hahanov V.I., Wajeb Gharibi, Litvinova E.I., Shkil A.S. Qubit data structure of computing devices // Electronic modeling. 2015. № 1. P.76-99.
Vladimir Hahanov, Tamer Bani Amer, Ivan Hahanov. MQT-model for Virtual Computer Design // Proc. of Microtechnology and Thermal Problems in Electronics (Microtherm). 23-25 June 2015. P. 182-185.
Hahanov V.I., Litvinova E.I., Chumachenko S.V. et al. Qubit Model for solving the coverage problem // Proc. of IEEE East-West Design and Test Symposium. Kharkov. 14-17 September, 2012. P.142 – 144.
Zorian Y. Shoukourian S. Test solutions for nanoscale Systems-on-Chip: Algorithms, methods and test infrastructure. Computer Science and Information Technologies (CSIT), 2013. P. 1 – 3.
Zorian Y., Shoukourian S. Embedded-memory test and repair: infrastructure IP for SoC yield. Design & Test of Computers, IEEE (Volume: 20, Issue: 3). P. 58 – 66.
Dugganapally I.P., Watkins S.E., Cooper B. Multi-level, Memory-Based Logic Using CMOS Technology. VLSI (ISVLSI), 2014 IEEE Computer Society Annual Symposium on. Tampa, FL. P. 583-588.
Yueh W., Chatterjee S., Zia M., Bhunia S., Mukhopadhyay S. A Memory-Based Logic Block With Optimized-for-Read SRAM for Energy-Efficient Reconfigurable Computing Fabric. Circuits and Systems II: Express Briefs, IEEE Transactions on. Vol. 62. Issue: 6. P. 593-597.
Matsunaga S., Hayakawa J., Ikeda S., Miura K., Endoh T., Ohno H., Hanyu T. MTJ-based nonvolatile logic-in-memory circuit, future prospects and issues. Design, Automation & Test in Europe Conference & Exhibition, 2009. DATE ’09.P. 433 – 435.
Harada S., Xu Bai, Kameyama M., Fujioka Y. Design of a Logic-in-Memory Multiple-Valued Reconfigurable VLSI Based on a Bit-Serial Packet Data Transfer Scheme. Multiple-Valued Logic (ISMVL), 2014 IEEE 44th International Symposium on. P. 214 – 219.
Hahanov V.I., Tamer Bani Amer, Chumachenko S.V., Litvinova E.I. Qubit technology analysis and diagnosis of digital devices // Electronic modeling. 2015. Vol. 37, № 3. P. 17-40.
Melikyan V.Sh. A method of eliminating false paths during statistical static analysis of timing delays of digital circuits // Elektronica i svyaz. 2009. Vol. 2-3, No. 1. P. 93-96.
Melikyan V.Sh., Vatyan A.O. Interconnections model delays for the logic analysis of ECL circuits //S UAB, Vol. 2, Computer Engineering, Moscow, 1997. P. 187-194.
Хаханов І.В., Литвинова Є.І. Синтез та аналіз «квантових» моделей цифрових систем // АСУ та прилади інформатики. 2015. Вип. 172. С. 56–70.
UA 
EN 
